ニュース一覧

SystemVerilogコード・スニペット及びブックマーク機能を追加しました。

スニペットは、テキスト文字列から構成された情報群を意味します。例えば、サンプル・コードの断片がスニペットに相当します。
スニペット機能は名称に対してコードの断片をマップしますが、ブックマーク機能は名称に対してソース・ファイルの行をマップします。
コード・スニペット機能、及び、ブックマーク機能の組み合わせを利用する事により、コード開発時の生産性を向上する事が出来ます。

 

詳細は、こちらを参照して下さい。

2018年06月17日

「ET & IoT Technology 2018 」に出展します。

2018年11月14日(水)〜16日(金)パシフィコ横浜にて開催の「ET & IoT Technology 2018」に出展致します。

 

出展案内

SystemVerilog IDEを展示しますので、ご来場の際には弊社ブースにもお立ち寄り下さい。

講演案内

展示会場内 セミナー会場B にて講演を行います。
日 時 :2018年11月16日(金) 11:30-11:55
会 場 :展示会場内 セミナー会場B EDA-1
タイトル:UVMの概要と実践に適用する際のガイドライン(UVMの理解と検証作業への応用)

事前登録画面にて EDA-1 電子設計・EDAトラック をチェックして下さい。
同トラック内の他のセッションもご聴講下さい。

2018年11月04日

「ET & IoT Technology 2018」 ご来場有難う御座いました。

2018年11月14日(水)〜16日(金)パシフィコ横浜にて開催の「ET & IoT Technology 2018」に出展致しました。

弊社ブースにお立ち寄り頂いた方、及び、UVMに関する講演をご聴講して頂いた方々に御礼申し上げます。

 

講演で使用した資料はダウンロード・ページから入手する事が出来ます。資料には、講演では省略した内容も含まれています。

2018年11月19日

SystemVerilog検証に関するチュートリアルを行ないます。

このチュートリアルを通して、SystemVerilogによる検証の基礎からUVMを適用するまでに必要な知識を習得する事が出来ます。


名 称 :JEVeC DAY 2018

会 場 :川崎市産業振興会館

日 時 :2018年12月11日(火) 14:30-15:30

タイトル:SystemVerilog from Zero to One(検証の基礎からUVM適用までの実践知識を習得)

 

無料で参加する事が出来ます。詳細は、日本EDAベンチャー連絡会(JEVeC)のホームページを参照下さい。

2018年11月19日