スニペットは、テキスト文字列から構成された情報群を意味します。例えば、サンプル・コードの断片がスニペットに相当します。
スニペット機能は名称に対してコードの断片をマップしますが、ブックマーク機能は名称に対してソース・ファイルの行をマップします。
コード・スニペット機能、及び、ブックマーク機能の組み合わせを利用する事により、コード開発時の生産性を向上する事が出来ます。
詳細は、こちらを参照して下さい。
ニュース一覧
SystemVerilog Checker が製品に加わりました。
既に検証機能を保有しているユーザ向けに、lightweight SystemVerilg IDE を開発しました。
詳細は、こちらを参照して下さい。
「ET & IoT Technology 2018 」に出展します。
2018年11月14日（水）〜16日（金）パシフィコ横浜にて開催の「ET & IoT Technology 2018」に出展致します。
出展案内
SystemVerilog IDEを展示しますので、ご来場の際には弊社ブースにもお立ち寄り下さい。
講演案内
展示会場内 セミナー会場B にて講演を行います。
日 時 ：2018年11月16日(金) 11:30-11:55
会 場 ：展示会場内 セミナー会場B EDA-1
タイトル：UVMの概要と実践に適用する際のガイドライン（UVMの理解と検証作業への応用）
事前登録画面にて EDA-1 電子設計・EDAトラック をチェックして下さい。
同トラック内の他のセッションもご聴講下さい。
SystemVerilogアサーション入門を改訂しました。
ダウンロード・ページにお進み下さい。
「ET & IoT Technology 2018」 ご来場有難う御座いました。
2018年11月14日（水）〜16日（金）パシフィコ横浜にて開催の「ET & IoT Technology 2018」に出展致しました。
弊社ブースにお立ち寄り頂いた方、及び、UVMに関する講演をご聴講して頂いた方々に御礼申し上げます。
講演で使用した資料はダウンロード・ページから入手する事が出来ます。資料には、講演では省略した内容も含まれています。
SystemVerilog検証に関するチュートリアルを行ないます。
このチュートリアルを通して、SystemVerilogによる検証の基礎からUVMを適用するまでに必要な知識を習得する事が出来ます。
名 称 ：JEVeC DAY 2018
会 場 ：川崎市産業振興会館
日 時 ：2018年12月11日(火) 14:30-15:30
タイトル：SystemVerilog from Zero to One（検証の基礎からUVM適用までの実践知識を習得）
無料で参加する事が出来ます。詳細は、日本EDAベンチャー連絡会（JEVeC)のホームページを参照下さい。
SystemVerilogテキスト・エディタの機能が強化されました。
入力ナビゲータ、及び、SystemVerilogテキスト・エディタの機能が強化されました。
ここでは簡単な例を紹介します。更なる詳細は、ダウンロード・ページから資料を取得して下さい。
行の折り畳み
行の折り畳み機能は非常に便利です。特に、クラス内に複雑なタスク、及び、ファンクションが定義されている場合、注目したい箇所を中心に表示する事が出来ます。例えば、左図は、uvm_agentクラスを表示しています。１ページに全容が表示されています。
ファイルを開くと行の折り畳みが自動的に設定されますが、ユーザ自身で折り畳みを定義する事も出来ます。
行の折り畳み機能は非常に便利です。特に、クラス内に複雑なタスク、及び、ファンクションが定義されている場合、注目したい箇所を中心に表示する事が出来ます。例えば、左図は、uvm_agentクラスを表示しています。１ページに全容が表示されています。ファイルを開くと行の折り畳みが自動的に設定されますが、ユーザ自身で折り畳みを定義する事も出来ます。
直前に編集した行及び選択文字列の管理
大きなファイルで作業する場合、ファイル内の異なる行に移動する事が頻繁に発生します。特に、直前に編集した行に戻る為には何度もウィンドウをスクロールする操作をしなければなりません。
大きなファイルで作業する場合、ファイル内の異なる行に移動する事が頻繁に発生します。特に、直前に編集した行に戻る為には何度もウィンドウをスクロールする操作をしなければなりません。SystemVerilog IDEのFPSは直前に編集した行を小さな矩形として表現します。その矩形をクリックすると編集行に戻る事が出来ます。
左図に於ける赤い矩形に囲まれた白い領域がFPSナビゲータです。ナビゲータ内の小さな矩形は直前に編集した行を表現しています。その矩形をクリックすると149行が見える様にテキスト・ウィンドウがスクロールします。同様に、直前に選択した文字列に関してもナビゲータが表示されます。
懇切丁寧なコンパイル・エラー表示
コンパイル・エラーが存在する場合、テキスト・エディタ内のエラー箇所を簡単にナビゲーションする機能を備えています。左図は、コンパイル・エラーが存在する例を示しています。エラーが存在する事を容易に認識する事が出来ます。
メソッド（タスク、ファンクション）入力
メソッド名の一部を入力した場合には、ナビゲータは完全なメソッド名、及び、引数を表示します。候補を選択してEnterをタイプするとメソッドの呼び出しが完了します。
左図は、quickをタイプした様子を示しています。この状態でEnterをタイプするとquicksort(p,r)が入力されます。
ヘッダ・ハイライト
複雑な記述を含むファイルで作業をしている場合、ソース・コードを見易くする工夫が必要になります。左図はメソッド・ヘッダをハイライトした例です。
右端のFPS領域にはメソッド宣言がされている位置を示しています。それぞれの矩形領域をクリックすると該当するメソッドの宣言に移動する事が出来ます。スクロール・バーを操作せずにメソッドの記述に移動する事が出来ます。
module、program、interface、class、task、function、initial、always等のヘッダをハイライトする事が出来ます。
SystemVerilog IDEに自動バックアップ機能が追加されました。
SystemVerilog IDEはファイルのバックアップを自動的に作成します。バックアップからファイルを復元する事、バックアップ・ファイルを参照する事、ファイルとバックアップとの比較をする事等の操作はマウスクリックだけで簡単に済みます。各ファイルに対して最大100個のバージョンを保持する事が出来ます。自動バックアップ機能は簡易型VCS（Version Control System）として作業環境の保全性を高めます。
詳細は、こちらを参照して下さい。
HTML文書生成機能が改訂されSystemVerilog IDEの標準機能になりました。
HTML文書生成機能が改訂され使い易くなりました。そして、この機能がSystemVerilog IDEの標準機能となりました。
設計・検証作業の報告、レビュー、確認、使用法の説明等多くの利用法が考えられます。
詳細は、こちらを参照して下さい。
デザイン・スタイル・チェックがUVM検証コードをQualifyする様になりました。
デザイン・スタイル・チェック（DSC）は、SystemVerilog記述が、企業、プロジェクト、及び、契約等で定めた規格、ルール、標準等に遵守しているかを確認する機能です。
DSCの機能が拡張されUVM検証コードをQualifyする様になりました。この機能は、UVMを使用する際に必要なルールを満たしている事を確認します。検証コード作成時に潜在的問題を未然に防ぐ事で生産性が向上します。詳細は、こちらを参照して下さい。
入門書のフリー・ダウンロードを終了しました。
微力ながらSystemVerilogの有用性を普及する事が出来たと思うので、この決定に至りました。
好ましくないダウンロードが後を絶たない為、終止符を打ちました。
この終了がSystemVerilogの習得を目的にしている方々を失望させる事は非常に残念だと思います。
ご理解下さる様お願い申し上げます。
SystemVerilogに関する最新の資料はこちらも参照下さい。
SystemVerilog IDE の レイアウト制御が強化されました。
SystemVerilog IDE、及び、SystemVerilog Checker のレイアウト制御が強化されました。
この機能により、プロジェクト・エクスプローラ、コンソール、テキスト・エディタ画面の管理を簡潔な操作で行えます。
入門書が刷新しました。
「SystemVerilog入門」及び「UVM入門」を大幅に書き直し、利用し易い参考書形式に改訂しました。
詳細は、こちらを参照下さい。
UVM支援機能の情報を更新しました。
検証に関する専門書「SystemVerilogによる検証の基礎」を出版しました。
検証作業に欠かせないSystemVerilogに関する知識を包括的に書物としてまとめました。
詳細は、こちらを参照して下さい。
技術資料「SystemVerilog入門」の提供を開始しました。
既存の多くの書物は、シンタックスをベースにして機能を淡々と紹介するだけに過ぎない為、SystemVerilogの知識を習得する目的には適合しません。本資料は、SystemVerilogの備える機能の本質を解説します。物事の本質を理解すれば、標準的な応用だけでなく、非標準的な応用にも臨機応変に対応する事が出来る能力を養う事が出来ます。本資料は、検証機能を除くSystemVerilog全般の基礎知識、及びその応用としてRTLデザインの記述法を主題に解説しています。SystemVerilogへの初心者及び設計技術者にお薦めします。
詳細は、こちらにお進み下さい。
フリーダウンロードSystemVerilog コンパイラーを更新しました。
技術資料「実践SystemVerilog入門」の提供を開始しました。
「実践SystemVerilog入門」は、LRMに記載されている重要な章の内容を忠実に解説したSystemVerilog技術資料です。
本資料は、LRMの内容だけでなく、UVMによる検証手法の解説も含んでいます。
本資料に掲載されている多くの例を通して、SystemVerilogを完璧に使いこなす技術を身に付ける事ができます。
本資料の「第17章モジュール」では、RTLデザインの記述法、検証の仕方、RTL論理合成可能性を解説しています。
掲載しているデザインは、以下の種類を含みます。
| 回路種別 | デザイン記述例 | 備考 |
|---|---|---|
| 組み合わせ回路 | ALU コンパレータ エンコーダ デコーダ Grayコード変換（Grayコードをバイナリーコードに変換） multiplexer バレルシフタ ファンクションユニット |
RTL論理合成可能な組み合わせ回路記述ルールを紹介し、論理合成可能な記述スタイルで各種の組み合わせ回路をモデリングしています。デザインをテストする為のテストベンチも掲載されているので、他の章で学んだSystemVerilog機能を復習する最適な機会です。 |
| シーケンシャル回路 | バイナリーカウンター ラッチ JKーフリップフロップ データシフタ ユニバーサルシフトレジスタ Johnsonカウンター Grayカウンター リングカウンター gated clock FSM(Moore、Mealy) インターフェースを使用したシーケンシャル回路 |
RTL論理合成可能なシーケンシャル回路記述ルールを解説し、各種のシーケンシャル回路を合成可能な記述スタイルでモデリングしています。Grayコード、Johnsonコード、バイナリーコード、one-hotコード等の関係も記述に含まれています。 一般に、シーケンシャル回路のテストは競合状態を伴う為、正しいアプローチを選択する必要があります。本資料では、一貫してクロッキングブロックによる検証手法を採用しています。例示されたテストベンチは、設計者にとっても、自身のデザインを検証する際のガイドラインとして役立ちます。 |
これらのデザイン例は、設計者・検証技術者の何れにもSystemVerilogに関する実践的知識を確認する適切な例題となっています。
| 資料名 | 対象 | 特徴 |
|---|---|---|
| 実践SystemVerilog入門 | SystemVerilogへの初心者 設計者 検証技術者 |
LRMに記載されているほぼ全ての題材、UVM、RTLデザイン記述例が一冊の資料にまとめられています。 A4版で500ページ超の分厚い資料である為、十分な時間を投資して読破する必要があります。短期間でSystemVerilogを習得する目的には適していません。 |
| SystemVerilog入門 （書籍化決定） |
SystemVerilogへの初心者 設計者 検証技術者 |
SystemVerilogの基礎から応用までの全体を把握する目的に適した資料です。SystemVerilog全般の基礎知識と、その応用としてのRTLデザインの記述法が主題として解説されています。データタイプ、クラス、インターフェース、IPC、CRT等の解説も含まれているので、検証に関する予備知識も習得する事が出来ます。更に、FSMに関する詳しい解説も含まれています。本資料のFC、SVAに関する概説的な解説は、SystemVerilog検証機能の役割を把握する知識となります。「SystemVerilogによる検証の基礎」と合わせて学習すると効果的です。 |
| SystemVerilogによる検証の基礎 （書籍） |
検証技術者 | SystemVerilogを検証作業に適用する場合、注意しなければならない多くの点が存在します。本書は、SystemVerilogの検証機能を的確に使用する技術だけでなく、多くの人が見落とし易い盲点を徹底的に解説しています。検証に必要なSystemVerilogの知識・技術、及びUVMの使用法を完全に習得する事が出来ます。 |
| 実践UVM入門 | 検証技術者 | UVMの基礎から応用までを詳しく学習したいと思う技術者へ薦める資料です。TLM、及びUVM検証コンポーネントの開発法が詳しく解説されています。UVMユーザガイドの解説が理解し難いと感じる人には最適な資料です。 |
技術資料「SystemVerilogによるロジック設計の基礎」を追加しました。
SystemVerilogによるモデリングを典型的な回路を例にとり記述した資料です。
詳細は、こちらを参照下さい。
技術資料「SystemVerilog入門」を改訂しました。
SystemVerilogの重要性にも関わらず、未だに本格的な入門書が国内で出版されていません。
SystemVerilogを正しく、かつ的確に使用するためには、確実な基礎知識が必要です。
単なるシンタックスベースの解説では、一面的な解説に終わり応用力を養う事はできません。
弊社の技術資料は、LRMを忠実に解説した厳密な資料です。言語では、多種多様な記述法が可能であるため、
SystemVerilogの原理原則を正しく理解する事から学習を始める必要があります。
詳細は、こちらでお進み下さい。
技術資料「SystemVerilog入門」の書籍化が決定しました。
弊社技術資料「SystemVerilog入門」の書籍化が決定しました。
詳しくは、こちらを参照して下さい。
SystemVerilog IDE は技術者に快適な作業環境を提供します。
SystemVerilog IDE は、Windowsの環境で快適に動作するSystemVerilog設計・検証ツールです。
テレワーク環境でも、自身のPCでSystemVerilogに関する作業を円滑に遂行する事が出来ます。
技術資料「SystemVerilogによる設計と検証」を追加しました。
「実践SystemVerilog入門」を大改訂し、「SystemVerilogによる設計と検証」と改めました。
これに伴い、「実践SystemVerilog入門」の提供を終了します。
技術資料「SystemVerilogによる検証環境の構築」を追加しました。
本資料は、UVMに関する知識を習得する支援をするために準備されました。具体的には、EVEと呼ばれる小規模なSystemVerilog検証パッケージを例にとり、検証環境構築技術を詳説しています。SystemVerilogクラスを使用する技術、マクロの使い方、UVMのコア機能に関する知識を完全に習得する事が出来ます。