SystemVerilog技術資料

SystemVerilog言語（IEEE Std 1800-2017）に関する知識はもはや常識となり、それなしでは業務を遂行する事が出来ない時代が到来しました。弊社の技術資料は、SystemVerilogを業務で的確に使用する為の補助資料として、あらゆるレベルの技術者に役立つ様に準備されています。UVMも IEEE Std 1800.2-2017として IEEE 規格となり、UVMに関する知識は、既に、常識化しつつあります。SystemVerilog言語、及びUVMの習得には時間を要するので、早めの準備と適切な学習法が必要です。弊社の技術資料は、SystemVerilogとUVMに関する最新知識を得る目的に最適です。

SystemVerilogによる検証の基礎（検証技術者向け）

本書は、SystemVerilogが備える検証機能を詳細に解説した専門書です。加えて、UVMに関する基礎概念とUVM検証コンポーネント開発に必要な知識の解説も含んでいます。
SystemVerilogでは、シンタックス通りに記述しても正しく動作しない現象が多く出現します。現象の多くは、スケジューリングセマンティックスとデータタイプ上の特質に起因しています。LRMは、それらの特質を特別に強調していない為、多くの読者は肝心な制限を見落としてしまいます。本書は、その様な陥り易い問題を防ぐ為に、特筆すべき機能に関しては詳細な技術解説と使用例を添えています。本書は、検証機能を理解する為に必要なSystemVerilogの基礎知識の復習から解説を始め、ファンクショナル・カバレッジ、アサーション等の検証機能の解説へと進むので、SystemVerilogの初心者にも適しています。特に、本書第2章は、SystemVerilog全般の知識の要約として役立ちます。		 森北出版より販売
SystemVerilog入門（SystemVerilog初心者、設計技術者、及び検証技術者向け）

既存の多くの書物は、シンタックスをベースにして機能を淡々と紹介するだけに過ぎない為、SystemVerilogを本格的に学習する目的には最適とは言えません。従来の書物と異なり、本書はLRMに記載されている重要な章の内容を忠実かつ厳密に解説し、SystemVerilogの備える機能の本質の理解を導きます。
具体的には、モジュール、プログラムやパッケージは勿論の事、データタイプ、クラス、インターフェースクラス、インターフェース、クロッキングブロック、並列処理のタイミング制御、IPC、CRT等に関する実践的な解説が含まれているので、設計分野だけでなく検証分野に関する予備知識も習得する事ができる他に類のない資料です。FSMに関する解説も充実しています。また、RTLデザインのモデリングと検証の仕方の解説も含まれているので、基礎知識の確認と検証の基礎技術を体験する事が出来ます。初心者、設計者、及び検証技術者にお薦めします。本書を「SystemVerilogによる検証の基礎」と併せて学習すると効果的です。
 共立出版より販売


実践UVM入門（UVMを完全に理解したい技術者向け）

UVMはIEEE Std 1800.2-2017規格となり、SystemVerilogユーザの誰もがその基礎知識を持たなければならない時代に至りました。UVMが何たるかを知らなければ、検証作業にUVMを適用すべきか否かの結論を導く事はできません。本資料は、初心者を対象にSystemVerilog以外の知識を仮定せずに、UVMとは何か、UVMは何故必要なのか、UVMはどのように構成されているか、また、UVMをどのように使用するかを詳しく解説しています。
具体的には、TLMの詳細な解説から始まり、UVM使用上の遵守すべきルールを解説し、シーケンサー、ドライバー、モニター、コレクター、トランザクション等の定義法、及び使用法を詳細に解説しています。それぞれの解説では多くの具体例が示されているので、中途半端な理解で終わる事はありません。尚、本資料を理解する為には「SystemVerilog入門」と同レベルの予備知識が必要です。

本文内容：180ページ（書籍版は約250ページ）
書籍化決定
SystemVerilog超入門（始めて学ぶ設計のためのハードウェア記述言語）
本書は、SystemVerilogを学習し始めようとしている設計者の為に書かれています。本書は、SystemVerilogの基礎知識を解説しつつ、ハードウェアを実装するためにSystemVerilogをどの様に使用していくかを重点的に記述しています。高度なデータタイプや検証機能の解説を割愛しているので、初心者に読みやすい内容構成になっています。

本文内容：230ページ
SystemVerilogによる検証環境の構築（検証技術者向け）

本書は、SystemVerilog により検証環境を構築するために必要な知識と技術を総括した実践的な資料です。具体的には、EVE (Experimental Verification Environment)を例にとり、検証環境の構築技術を解説しています。EVE は、UVM のアーキテクチャをモデルにしているので、EVE の実装技術を理解する事はUVM に関する理解を深める事に繋がります。しかも、EVEは小規模な検証パッケージなので、全体を解読する事は容易です。

本文内容：90ページ