SystemVerilog言語（IEEE Std 1800-2017）は規格であり、今後長い間使用される言語です。従って、SystemVerilogに関する実践的な知識を習得する事は、設計・検証技術者にとっては必然的な義務となっています。弊社の技術資料は、SystemVerilogを業務で的確に使用する為の補助資料として、あらゆるレベルの技術者に役立つ様に準備されました。

SystemVerilogによる検証の基礎（検証技術者向け） 本書は、SystemVerilogが備える検証機能を詳細に解説した専門書です。加えて、UVMに関する基礎概念とUVM検証コンポーネント開発に必要な知識の解説も含んでいます。 SystemVerilogでは、シンタックス通りに記述しても正しく動作しない現象が多く出現します。現象の多くは、スケジューリングセマンティックスとデータタイプ上の特質に起因しています。LRMは、それらの特質を特別に強調していない為、多くの読者は肝心な制限を見落としてしまいます。本書は、その様な陥り易い問題を防ぐ為に、特筆すべき機能に関しては詳細な技術解説と使用例を添えています。本書は、検証機能を理解する為に必要なSystemVerilogの基礎知識の復習から解説を始め、検証機能の解説へと進むので、SystemVerilogの初心者にも適しています。特に、本書第2章は、SystemVerilog全般の知識の要約として役立ちます。	森北出版より販売
SystemVerilogによるロジック設計の基礎（SystemVerilog初心者向け） 本資料は、SystemVerilogによるモデリングを主題にした技術資料です。仕様を基にしてデザインを記述する際、記述の仕方には幾つかの選択肢があります。本資料は、SystemVerilog言語とEDAツールの観点から望ましいと考えられる記述法を紹介します。組み合わせ回路、シーケンシャル回路、FSM等のカテゴリーから代表的な素材を選択して、SystemVerilogによるモデリングを紹介しています。テストベンチ構築に必要な基礎知識の解説も含まれています。 本文内容：120ページ	立ち読みする
実践SystemVerilog入門（基礎から応用までの総合的な知識を習得したい技術者向け） 本資料は、LRMの構成を尊重しつつ、LRMの重要な章の内容を殆ど網羅する様に編成されています。LRMの内容に加えて、最近注目を集めているUVMに関する開発手法の解説も含まれています。本資料に掲載されている多くの例を通して、SystemVerilogを完璧に使いこなす技術を身に付ける事ができます。本資料の「第17章モジュール」では、RTLデザインの記述法、検証の仕方、RTL論理合成可能性を解説しています。本資料をSystemVerilogに関するハンドブックとして末永く使用する事が出来ます。 本文内容：520ページ	立ち読みする
SystemVerilog入門（SystemVerilog初心者及び設計技術者向け） 本資料は、比較的短期間にSystemVerilog全体を把握する目的に適しています。検証機能には深入りせず、SystemVerilogに関する基礎知識とその応用としてのRTLデザインの記述法を解説しているので、初心者、及び設計者に適しています。データタイプ、クラス、インターフェース、IPC、CRT等の解説も含まれているので、検証に関する予備知識も一通り習得する事が出来ます。「SystemVerilogによる検証の基礎」と合わせて読むと効果的です。 本文内容：300ページ	立ち読みする
実践UVM入門（UVMを完全に理解したい技術者向け） 本資料は、初心者を対象にUVMとは何か、UVMは何故必要なのか、UVMはどの様に構成されているか、また、UVMをどの様に使用するかを易しく解説しています。特に、シーケンサー、ドライバー、モニター、コレクター、トランザクション等の個々の概念、及び定義の仕方に関しては比較的理解し易いと思われますが、それらを全体としてコーディネートするための技術をどの様に実装するかが難しい問題となります。本資料は、トランザクションに関わる一連の処理を明解に解説しています。UVMユーザガイドよりも読み易い解説書を求めている技術者に最適です。 本文内容：180ページ	立ち読みする

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