SystemVerilog言語（IEEE Std 1800-2017）に関する知識はもはや常識となり、それなしでは業務を遂行する事が出来ない時代が到来しました。然し、単なるシンタックス的な理解だけでは正しい設計・検証作業を進める事はできません。SystemVerilogが提供する機能を適切に応用する技術を身に付ける必要があります。弊社の技術資料は、SystemVerilogを業務で的確に使用する為の補助資料として、あらゆるレベルの技術者に役立つ様に準備されています。UVMも IEEE Std 1800.2-2017として IEEE 規格となり、UVMに関する知識は、既に、常識化しつつあります。SystemVerilog言語、及びUVMの習得には時間を要するので、早めの準備と適切な学習法が必要です。弊社の技術資料は、SystemVerilogとUVMに関する最新知識を得る目的に最適です。

SystemVerilogによる検証の基礎（検証技術者向け） 本書は、SystemVerilogが備える検証機能を詳細に解説した専門書です。加えて、UVMに関する基礎概念とUVM検証コンポーネント開発に必要な知識の解説も含んでいます。 SystemVerilogでは、シンタックス通りに記述しても正しく動作しない現象が多く出現します。現象の多くは、スケジューリングセマンティックスとデータタイプ上の特質に起因しています。LRMは、それらの特質を特別に強調していない為、多くの読者は肝心な制限を見落としてしまいます。本書は、その様な陥り易い問題を防ぐ為に、特筆すべき機能に関しては詳細な技術解説と使用例を添えています。本書は、検証機能を理解する為に必要なSystemVerilogの基礎知識の復習から解説を始め、検証機能の解説へと進むので、SystemVerilogの初心者にも適しています。特に、本書第2章は、SystemVerilog全般の知識の要約として役立ちます。	森北出版より販売
SystemVerilog入門（SystemVerilog初心者、設計技術者、及び検証技術者向け） 本書は、SystemVerilog全般に関する基礎知識とその応用としてのRTLデザインのモデリングと検証の仕方を解説しているので、初心者、設計者、及び検証技術者に適しています。特に、データタイプ、クラス、インターフェースクラス、インターフェース、クロッキングブロック、並列処理のタイミング制御、IPC、CRT等に関する実践的な解説が含まれているので、設計分野だけでなく検証分野に関する予備知識も習得する事ができる他に類のない資料です。FSMに関する解説も充実しています。 本書のFC、SVA、UVMに関する概説は、SystemVerilog検証機能の全体像を簡潔明瞭にまとめた資料として役立ちます。本書を「SystemVerilogによる検証の基礎」と併せて学習すると効果的です。 本文内容：310ページ（書籍版は約400ページの予定）	立ち読みする 書籍化決定 ネット予約開始：8月下旬 刊行時期：10月上旬
実践UVM入門（UVMを完全に理解したい技術者向け） 本資料は、UVMの基礎から応用までを詳しく解説した他に類のない資料です。特に、シーケンサー、ドライバー、モニター、コレクター、トランザクション等の定義法、及び使用法を具体例を通して解説しています。UVMはIEEE Std 1800.2-2017規格として標準化されたので、UVMは検証技術者にとって必須の知識です。 本文内容：200ページ	立ち読みする
SystemVerilogによるロジック設計の基礎（SystemVerilog設計者向け） 本資料は、SystemVerilogによるRTLモデリングと検証を主題にした技術資料です。仕様を基にしてデザインを記述する際、記述の仕方には幾つかの選択肢があります。本資料は、SystemVerilog言語とEDAツールの観点から望ましいと考えられる記述法を紹介します。組み合わせ回路、シーケンシャル回路、FSM等のカテゴリーから代表的な素材を選択して、SystemVerilogによるモデリングを紹介しています。テストベンチ構築に必要な基礎知識の解説も含まれています。検証機能の解説にはクラス、インターフェース、クロッキングブロック、チェッカー等の機能が使用されているため、初心者にはやや難易度が高い内容です。本資料は、SystemVerilogの概要を短期間に知るためには最適な学習資料です。 本文内容：130ページ	立ち読みする
SystemVerilogによる検証環境の構築（SystemVerilogに関する実践的知識を習得したい技術者向け） 本資料は、SystemVerilog により検証環境を構築するために必要な知識と技術を総括した実践的な資料です。具体的には、EVE (Experimental Verification Environment)を例にとり、検証環境の構築技術を解説しています。EVE は、UVM のアーキテクチャをモデルにしているので、EVE の実装技術を理解する事はUVM に関する理解を深める事に繋がります。しかも、EVEは小規模な検証パッケージなので、全体を解読する事は容易です。本書の最後の章では、参考用にEVE のソースコードを紹介してあります。 本文内容：90ページ	立ち読みする
SystemVerilogによる設計と検証（基礎から応用までの総合的な知識を習得したい技術者向け） 本資料は、LRMの構成を尊重しつつ、LRMの重要な章の内容を殆ど網羅する様に編成されています。LRMの内容に加えて、最近注目を集めているUVMに関する開発手法の解説も含まれています。本資料に掲載されている多くの例を通して、SystemVerilogを完璧に使いこなす技術を身に付ける事ができます。本資料の「第17章モジュール」では、RTLデザインの記述法、検証の仕方、RTL論理合成可能性を解説しています。SystemVerilogの基礎から応用までの詳しい解説を含んでいるので、本資料をSystemVerilogに関するハンドブックとして末永く使用する事が出来ます。 本文内容：600ページ	立ち読みする