SystemVerilog技術資料

SystemVerilog言語(IEEE Std 1800-2017)に関する知識はもはや常識となりました。弊社の技術資料は、SystemVerilogを業務で的確に使用する為の補助資料として、あらゆるレベルの技術者に役立つ様に準備されています。UVMも IEEE Std 1800.2-2017として IEEE 規格となり、UVMに関する知識は、既に、常識化しつつあります。弊社の技術資料は、SystemVerilogとUVMに関する最新知識を得る目的に最適です。

SystemVerilogによる検証の基礎(検証技術者向け)

SystemVerilog言語仕様書は容易に理解できる英文で書かれていないだけでなく、多くの表現には深い意味が込められており、単なる通読では見落としてしまう機能が多々存在します。特に、検証に関わる機能においての不正確な理解は致命的な問題に発展してしまいます。本書は、初心者が陥り易い問題を未然に防ぐ為に、特筆すべき機能に関しては詳細な技術解説と使用例を添えています。以下に示す様に、SystemVerilogの基礎知識の復習から解説を始め、検証機能の解説へと進みます。そして、現在広く採用されている検証手法としてのUVMを解説します。

★ SystemVerilogに関する予備知識
★ ランダムスティミュラスの生成
★ ファンクショナルカバレッジ
★ アサーション
★ UVM

内容的には、SystemVerilogの初心者にも適しています。特に、本書第2章は、SystemVerilog全般の知識の要約として役立ちます。
森北出版より発売
SystemVerilog入門(SystemVerilog初心者、設計技術者、及び検証技術者向け)

SystemVerilogの言語仕様書(LRM)は膨大、かつ複雑な解説書です。LRMは初心者を対象にして書かれていないので、理解し易い英文の解説書とは言えません。その為、LRMには理解し難い解説、および誤解し易い解説が多々存在しますが、間違った解釈をしても実践で気が付くまでは勘違いしている事が分かりません。本書は、誰もが誤解なく円滑に言語仕様を理解できるように平易な文章で解説しています。具体的には、以下に示す様な重要な機能の詳細な解説を含んでいます。これらの機能を確実に理解する事により、SystemVerilog経験者に匹敵する知識を習得できます。

★ データタイプ
★ クラス
★ プロセス
★ 式とオペレータ
★ 実行文
★ タスクとファンクション
★ クロッキングブロック
★ プロセス間通信機能
★ チェッカー、プログラム、パッケージ、インターフェース、モジュール
★ ランダムスティミュラスの生成
★ モデリング(組み合わせ回路、シーケンシャル回路、FSM)と検証
★ シミュレーション実行モデル
★ 検証機能概要(ファンクショナルカバレッジ、アサーション)

以上の様に、本書はSystemVerilogに関する必要な知識を網羅しているので、初心者、設計者、及び検証技術者にお薦めします。
共立出版より発売
実践UVM入門(UVMを完全に理解したい技術者向け)

UVMはIEEE Std 1800.2-2017規格となり、SystemVerilogユーザの誰もがその基礎知識を持たなければならない時代に至りました。UVMが何たるかを知らなければ、検証作業にUVMを適用すべきか否かの結論を導く事はできません。本書は、初心者を対象にSystemVerilog以外の知識を仮定せずに、UVMとは何か、UVMは何故必要なのか、UVMはどのように構成されているか、また、UVMをどのように使用するかを詳しく解説しています。具体的には、以下の様な重要な概念を詳しく解説しています。

★ UVMとは何か
★ TLM(トランザクションレベルモデリング)
★ UVM使用上の遵守すべきルール
★ トランザクション定義法
★ シーケンスの定義法と効果的使用法
★ 検証コンポーネントの開発(シーケンサー、ドライバー、モニター、コレクター、エージェント、等)
★ UVMとファンクショナルカバレッジ
★ 検証環境構築例

それぞれの解説では多くの具体例が示されているので、中途半端な理解で終わる事はありません。尚、本書を理解する為には「SystemVerilog入門(共立出版)」と同レベルの予備知識が必要です。
森北出版より 発売
検証のための SystemVerilogプログラミング(SystemVerilogの理解を確実にしたい技術者向け)

設計作業では、RTL論理合成のモデリングルールを忠実に実践する事により目的とするRTL設計を遂行できますが、検証作業においては、設計分野では使用されない複雑なデータタイプ、プログラミング機能、プロセス管理、検証機能等の知識を活用する技術が必要となります。そのためには、SystemVerilogが備える機能を的確に選択して検証に適用する知識、技術、手法が重要になります。本書は、SystemVerilog が備える機能の正しい使い方を紹介したプログラミング例題集で、以下のような技術の解説を含みます。

★ データタイプの使用法
★ プロセスの実行順序依存性とその回避
★ プロセス間通信機能の使用技術
★ インターフェースの使用法
★ クラスの使用法
★ ランダムスティミュラスの生成技術
★ UVMによる検証環境構築法
★ ファンクショナルカバレッジの適用法
★ パッケージの開発法
★ テストベンチの記述法

以上の様に、本書はSystemVerilogの検証機能に関する必要な技術を網羅しているので、初心者、設計者、及び検証技術者にお薦めします。
森北出版より 発売
SystemVerilog超入門(始めて学ぶ設計のためのハードウェア記述言語)

本書は、ハードウェアを実装するために必要なSystemVerilog機能をどの様に使用していくかを「超」詳しく解説した資料です。特に、以下の何れかの条件に当てはまる方にお薦めします。

★ SystemVerilogに関する知識が全くない方
★ VerilogからSystemVerilogへの移行を考えている方
★ SystemVerilogとはどのような言語であるかを短期間に、かつ正確に知りたい方
★ 技術者を管理する立場上、SystemVerilogをある程度正確に理解したいと思う管理者の方
★ 市販されている書物を読んでも、SystemVerilogは難しいと感じている方

本文内容:A4版 231ページ
1~2日以内に発送
SystemVerilogシミュレーションの論理(シミュレーションの仕組みを理解したい技術者向け)

本書は、SystemVerilogシミュレーションがどの様に進行していくかを詳しく解説した資料です。文の実行順序、スケジューリング、信号値が安定するタイミング等の基礎知識を完全に理解したい初心者に薦めます。本書を理解するためには、SystemVerilogの基礎知識が必要です。ただし、高度な知識を持つ必要はありません。例えば、ランダムスティミュラスの生成、ファンクショナルカバレッジやアサーション等の知識を持たなくても本書を理解する事ができます。

本文内容:A4版 120ページ
1~2日以内に発送

良くあるご質問

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