SystemVerilog技術資料

SystemVerilog言語(IEEE Std 1800-2017)は規格であり、今後長い間使用される言語です。従って、SystemVerilogに関する実践的な知識を習得する事は、設計・検証技術者にとっては必然的な義務となっています。弊社の技術資料は、SystemVerilog設計・検証ツールを的確に使用する為の補助資料として、あらゆるレベルの技術者に役立つ様に準備されました。

SystemVerilogによる検証の基礎 (検証技術者向け)

本書は、SystemVerilogが備える検証機能を詳細に解説した専門書です。加えて、UVMに関する基礎概念とUVM検証コンポーネント開発に必要な知識の解説も含んでいます。
SystemVerilogでは、シンタックス通りに記述しても正しく動作しない現象が多く出現します。現象の多くは、スケジューリングセマンティックスとデータタイプ上の特質に起因しています。LRMは、それらの特質を特別に強調していない為、多くの読者は肝心な制限を見落としてしまいます。本書は、その様な陥り易い問題を防ぐ為に、特筆すべき機能に関しては詳細な技術解説と使用例を添えています。本書は、検証機能を理解する為に必要なSystemVerilogの基礎知識の復習から解説を始め、検証機能の解説へと進むので、SystemVerilogの初心者にも適しています。特に、本書第2章は、SystemVerilog全般の知識の要約として役立ちます。
森北出版より販売
実践SystemVerilog入門 (基礎から応用までの総合的な知識を習得したい技術者向け)

SystemVerilogの言語仕様(以降、LRMと略称)が、2018年2月21日に規格IEEE Std 1800-2017として公開されて、設計・検証分野の主言語としてSystemVerilogを採用する事は時代の趨勢となりました。
本書は、LRMの構成を尊重しつつ、LRMの重要な章の内容を殆ど網羅する様に編成されています。本書は、単なるSystemVerilogの解説書では無く、言語の持つ機能を基礎から解説して、実践で使用する為の知識を提供する事を主眼にしています。本書は、LRMの内容に加えて、再利用可能性を促進する検証ライブラリーUVMに関する開発手法の解説も含んでいます。本書をSystemVerilogに関するハンドブックとして末永く使用出来ます。

本文内容:510ページ
SystemVerilog入門 (SystemVerilog初心者及び設計技術者向け)

LRMは、SystemVerilogを使用する人は誰でも目を通さなければならない言語仕様書です。然し、LRMが易しい英文で書かれているとは言えません。特に、SystemVerilogへの初心者にとってはLRMを読破する事は至難の業です。本書は、誰もが誤解なく解釈する事が出来る様に基礎知識を簡潔明瞭に解説しています。
本書は、SystemVerilogの根幹を成す基本機能、及び難解と考えられる機能を正確に、且つ徹底的に解説し、SystemVerilogを実践に適用する際に必要とされる準備を完全に確立します。内容としては、検証機能には深入りせず、SystemVerilogの基礎知識の解説とその応用としてのRTLデザインの記述法に専念しています。
本書を「SystemVerilogによる検証の基礎」と合わせて学習すると効果的です。

本文内容:250ページ
実践UVM入門 (UVMを完全に理解したい技術者向け)

UVMは再利用可能な検証コンポーネントを開発する手段として次第に普及しつつあります。本書は、初心者を対象にUVMとは何か、UVMは何故必要なのか、UVMはどの様に構成されているか、また、UVMをどの様に使用するかを易しく解説しています。特に、シーケンサー、ドライバー、モニター、コレクター、トランザクション等の個々の概念、及び定義の仕方に関しては比較的理解し易いと思われますが、それらを全体としてコーディネートするための技術をどの様に実装するかが難しい問題となります。本書は、トランザクションに関わる一連の処理を明解に解説しています。また、UVMを開始する為のrun_test()についても詳しい解説を含んでいます。UVMユーザガイドの解説が理解し難いと感じる技術者にお薦めします。

本文内容:180ページ

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