SystemVerilog技術資料

SystemVerilog言語に関する知識はもはや常識となりました。弊社の技術資料は、SystemVerilogを業務で的確に使用する為の補助資料として、あらゆるレベルの技術者に役立つ様に準備されています。UVMも IEEE 規格となり、UVMに関する知識は、既に、常識化しつつあります。弊社の技術資料は、SystemVerilogとUVMに関する最新知識を得る目的に最適です。

SystemVerilogによる検証の基礎(検証技術者向け)

SystemVerilog言語仕様書は容易に理解できる英文で書かれていないだけでなく、多くの表現には深い意味が込められており、単なる通読では見落としてしまう機能が多々存在します。特に、検証に関わる機能においての不正確な理解は致命的な問題に発展してしまいます。本書は、初心者が陥り易い問題を未然に防ぐ為に、特筆すべき機能に関しては詳細な技術解説と使用例を添えています。以下に示す様に、SystemVerilogの基礎知識の復習から解説を始め、検証機能の解説へと進みます。そして、現在広く採用されている検証手法としてのUVMを解説します。

 SystemVerilogに関する予備知識
 ランダムスティミュラスの生成
 ファンクショナルカバレッジ
 アサーション
 UVM

内容的には、SystemVerilogの初心者にも適しています。特に、本書第2章は、SystemVerilog全般の知識の要約として役立ちます。
森北出版より発売
SystemVerilog入門(SystemVerilog初心者、設計技術者、及び検証技術者向け)

SystemVerilogの言語仕様書(LRM)は膨大、かつ複雑な解説書です。LRMは初心者を対象にして書かれていないので、理解し易い英文の解説書とは言えません。その為、LRMには理解し難い解説、および誤解し易い解説が多々存在しますが、間違った解釈をしても実践で気が付くまでは勘違いしている事が分かりません。本書は、誰もが誤解なく円滑に言語仕様を理解できるように平易な文章で解説しています。具体的には、以下に示す様な重要な機能の詳細な解説を含んでいます。これらの機能を確実に理解する事により、SystemVerilog経験者に匹敵する知識を習得できます。

 データタイプ
 クラス
 プロセス
 式とオペレータ
 実行文
 タスクとファンクション
 クロッキングブロック
 プロセス間通信機能
 チェッカー、プログラム、パッケージ、インターフェース、モジュール
 ランダムスティミュラスの生成
 モデリング(組み合わせ回路、シーケンシャル回路、FSM)と検証
 シミュレーション実行モデル
 検証機能概要(ファンクショナルカバレッジ、アサーション)

以上の様に、本書はSystemVerilogに関する必要な知識を網羅しているので、初心者、設計者、及び検証技術者にお薦めします。
共立出版より発売
実践UVM入門(UVMを完全に理解したい技術者向け)

UVMはIEEE Std 1800.2-2017規格となり、SystemVerilogユーザの誰もがその基礎知識を持たなければならない時代に至りました。UVMが何たるかを知らなければ、検証作業にUVMを適用すべきか否かの結論を導く事はできません。本書は、初心者を対象にSystemVerilog以外の知識を仮定せずに、UVMとは何か、UVMは何故必要なのか、UVMはどのように構成されているか、また、UVMをどのように使用するかを詳しく解説しています。具体的には、以下の様な重要な概念を詳しく解説しています。

 UVMとは何か
 TLM(トランザクションレベルモデリング)
 UVM使用上の遵守すべきルール
 トランザクション定義法
 シーケンスの定義法と効果的使用法
 検証コンポーネントの開発(シーケンサー、ドライバー、モニター、コレクター、エージェント、等)
 UVMとファンクショナルカバレッジ
 検証環境構築例

それぞれの解説では多くの具体例が示されているので、中途半端な理解で終わる事はありません。尚、本書を理解する為には「SystemVerilog入門(共立出版)」と同レベルの予備知識が必要です。
森北出版より 発売
検証のための SystemVerilogプログラミング(SystemVerilogの理解を確実にしたい技術者向け)

設計作業では、RTL論理合成のモデリングルールを忠実に実践する事により目的とするRTL設計を遂行できますが、検証作業においては、設計分野では使用されない複雑なデータタイプ、プログラミング機能、プロセス管理、検証機能等の知識を活用する技術が必要となります。そのためには、SystemVerilogが備える機能を的確に選択して検証に適用する知識、技術、手法が重要になります。本書は、SystemVerilog が備える機能の正しい使い方を紹介したプログラミング例題集で、以下のような技術の解説を含みます。

 データタイプの使用法
 プロセスの実行順序依存性とその回避
 プロセス間通信機能の使用技術
 インターフェースの使用法
 クラスの使用法
 ランダムスティミュラスの生成技術
 UVMによる検証環境構築法
 ファンクショナルカバレッジの適用法
 パッケージの開発法
 テストベンチの記述法

SystemVerilogの入門書を読み終えた後に、学習した内容を習得したかを確認するための書物として最適です。また、本書は次に進むべき進路を見出す機会にもなります。
森北出版より 発売
SystemVerilog超入門(はじめて学ぶハードウェア記述言語)

本書は、ハードウェア記述言語としてのSystemVerilogを基礎から分かり易く、かつ詳細に解説した入門書です。RTL論理合成とのかかわりを念頭におき、設計分野で必要とされるSystemVerilog機能の解説が円滑に進められています。SystemVerilog記述がどのようなハードウェアとして実現されるかを予測する能力が自然に身につく資料です。本書は、これからSystemVerilogを学ぼうとしている方が最初に読むべき入門書です。特に、以下のような読者の方におすすめします。

 SystemVerilogに関する知識が全くない方
 VerilogからSystemVerilogへの移行を考えている方
 SystemVerilogとはどのような言語であるかを短期間に、かつ正確に知りたい方
 SystemVerilog記述の論理合成技術を把握したい方

本書は、持ち運びが便利なサイズで、読み易い体裁になっているので楽しみながら読める入門書です。
練習問題も公開されています。右の画像をクリックすると、出版社の書籍紹介ページに移ります。
その後、「関連情報」のタブをクリックすると練習問題を取得できます。
共立出版より発売
SystemVerilog IEEE Std 1800-2023の概要

SystemVerilogの改訂版が2024年2月28日にIEEE Std 1800-2023として公開されました。新たに追加された機能と改善された仕様説明は実務者が知っておくべき情報です。特に、クラスの拡張を保護する機能とvirtual override時の不注意な間違いを防ぐ機能は、コード開発の品質向上に寄与します。本資料は、前仕様(IEEE Std 1800-2017)との差異の一覧表を提供しているので、追加されている機能を含めて前仕様との差異を一目瞭然で把握できます。最新のSystemVerilog技術を早い時期に習得したい技術者におすすめします。

 PDFで提供します。
 法人様でも個人様でも受け付けます。

本文内容:A4版 67ページ
1~2日以内に発送
SystemVerilog シミュレーションの論理(ハードウェア記述言語の動作解析のための基礎知識 )

SystemVerilogはハードウェアを記述するための並列処理言語ですが、並列処理の根幹であるシミュレーションの論理を正しく理解する事が必要です。本書は、SystemVerilogシミュレーションがどのように進行していくかを詳しく解説した技術資料です。プロセスの実行順序、スケジューリング、信号値が安定するタイミング等の基礎知識を完全に理解したい技術者にすすめます。本書を理解するためには、SystemVerilogの基礎知識が必要です。ただし、高度な知識を持つ必要はありません。例えば、ランダムスティミュラスの生成、ファンクショナルカバレッジやアサーション等の知識を持たなくても本書を理解する事ができます。

本文内容:A4判 130ページ
1~2日以内に発送
SystemVerilogによる設計とモデリングの基礎(論理合成と合成可能技術の基礎知識 )

SystemVerilogをハードウェア記述言語として使用するための基礎知識と基礎技術を懇切丁寧に解説した技術資料です。なぜ、SystemVerilogでハードウェアを記述できるかの解説から始まり、組み合わせ回路の記述ルールおよびシーケンシャル回路の記述ルールをRTL論理合成とのかかわりにおいて詳しく解説しています。特に、記述したデザインがどのような回路構成に合成されるかが随所で解説されているので、設計分野の初心者に役立つ資料です。また、手動で論理の最適化をする手段として利用できるブール代数および定理の解説も含まれています。以下のような特徴を持つ資料です。

 ハードウェ記述言語の記述能力を基礎から理解できる他に類を見ない資料
 何故、SystemVerilogがハードウェアを記述する言語であるかを理解できる資料
 RTL記述から回路に合成する知識と技術を養う事ができる資料

本文内容:A4版 152ページ
1~2日以内に発送
SCL 検証のためのSystemVerilogクラスライブラリー

本書は、SystemVerilogにより検証環境を構築するために必要な知識と技術を総括した実践的な資料です。具体的な検証ライブラリーSCLを例にとり、その開発技術の解説を進めています。検証環境を構築するためのツールを独自に開発しなければならない技術者に役立つ資料です。

 SCLには検証環境を構築する機能および汎用的な処理機能が含まれています 。
 技術資料にはSCLのソースコードは含まれていません。
 PDFで提供します。
 法人様限定です。

本文内容:A4版 225ページ
SystemVerilogによるファンクショナルカバレッジとアサーション

本書は、SystemVerilogの検証機能、特に、ファンクショナルカバレッジとアサーションを初心者向けに分かり易く解説した資料です。SystemVerilogに関する基礎知識を持ち、ファンクショナルカバレッジとアサーションの概念を把握したい技術者におすすめします。

本文内容:A4版 145ページ
1~2日以内に発送

良くあるご質問

ご質問 回答
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