SystemVerilog技術資料

SystemVerilog言語に関する知識はもはや常識となりました。弊社の技術資料は、SystemVerilogを業務で的確に使用する為の補助資料として、あらゆるレベルの技術者に役立つ様に準備されています。UVMも IEEE 規格となり、UVMに関する知識は、既に、常識化しつつあります。弊社の技術資料は、SystemVerilogとUVMに関する最新知識を得る目的に最適です。

SystemVerilogによる検証の基礎（検証技術者向け）

SystemVerilog言語仕様書は容易に理解できる英文で書かれていないだけでなく、多くの表現には深い意味が込められており、単なる通読では見落としてしまう機能が多々存在します。特に、検証に関わる機能においての不正確な理解は致命的な問題に発展してしまいます。本書は、初心者が陥り易い問題を未然に防ぐ為に、特筆すべき機能に関しては詳細な技術解説と使用例を添えています。以下に示す様に、SystemVerilogの基礎知識の復習から解説を始め、検証機能の解説へと進みます。そして、現在広く採用されている検証手法としてのUVMを解説します。

★　SystemVerilogに関する予備知識
★　ランダムスティミュラスの生成
★　ファンクショナルカバレッジ
★　アサーション
★　UVM

内容的には、SystemVerilogの初心者にも適しています。特に、本書第2章は、SystemVerilog全般の知識の要約として役立ちます。
 森北出版より発売
SystemVerilog入門（SystemVerilog初心者、設計技術者、及び検証技術者向け）

SystemVerilogの言語仕様書（LRM）は膨大、かつ複雑な解説書です。LRMは初心者を対象にして書かれていないので、理解し易い英文の解説書とは言えません。その為、LRMには理解し難い解説、および誤解し易い解説が多々存在しますが、間違った解釈をしても実践で気が付くまでは勘違いしている事が分かりません。本書は、誰もが誤解なく円滑に言語仕様を理解できるように平易な文章で解説しています。具体的には、以下に示す様な重要な機能の詳細な解説を含んでいます。これらの機能を確実に理解する事により、SystemVerilog経験者に匹敵する知識を習得できます。

★　データタイプ
★　クラス
★　プロセス
★　式とオペレータ
★　実行文
★　タスクとファンクション
★　クロッキングブロック
★　プロセス間通信機能
★　チェッカー、プログラム、パッケージ、インターフェース、モジュール
★　ランダムスティミュラスの生成
★　モデリング（組み合わせ回路、シーケンシャル回路、FSM）と検証
★　シミュレーション実行モデル
★　検証機能概要（ファンクショナルカバレッジ、アサーション）

以上の様に、本書はSystemVerilogに関する必要な知識を網羅しているので、初心者、設計者、及び検証技術者にお薦めします。
 共立出版より発売
実践UVM入門（UVMを完全に理解したい技術者向け）

UVMはIEEE Std 1800.2-2017規格となり、SystemVerilogユーザの誰もがその基礎知識を持たなければならない時代に至りました。UVMが何たるかを知らなければ、検証作業にUVMを適用すべきか否かの結論を導く事はできません。本書は、初心者を対象にSystemVerilog以外の知識を仮定せずに、UVMとは何か、UVMは何故必要なのか、UVMはどのように構成されているか、また、UVMをどのように使用するかを詳しく解説しています。具体的には、以下の様な重要な概念を詳しく解説しています。

★　UVMとは何か
★　TLM（トランザクションレベルモデリング）
★　UVM使用上の遵守すべきルール
★　トランザクション定義法
★　シーケンスの定義法と効果的使用法
★　検証コンポーネントの開発（シーケンサー、ドライバー、モニター、コレクター、エージェント、等）
★　UVMとファンクショナルカバレッジ
★　検証環境構築例

それぞれの解説では多くの具体例が示されているので、中途半端な理解で終わる事はありません。尚、本書を理解する為には「SystemVerilog入門（共立出版）」と同レベルの予備知識が必要です。		 森北出版より 発売
検証のための SystemVerilogプログラミング（ＳystemＶerilogの理解を確実にしたい技術者向け）

設計作業では、RTL論理合成のモデリングルールを忠実に実践する事により目的とするRTL設計を遂行できますが、検証作業においては、設計分野では使用されない複雑なデータタイプ、プログラミング機能、プロセス管理、検証機能等の知識を活用する技術が必要となります。そのためには、SystemVerilogが備える機能を的確に選択して検証に適用する知識、技術、手法が重要になります。本書は、SystemVerilog が備える機能の正しい使い方を紹介したプログラミング例題集で、以下のような技術の解説を含みます。

★　データタイプの使用法
★　プロセスの実行順序依存性とその回避
★　プロセス間通信機能の使用技術
★　インターフェースの使用法
★　クラスの使用法
★　ランダムスティミュラスの生成技術
★　UVMによる検証環境構築法
★　ファンクショナルカバレッジの適用法
★　パッケージの開発法
★　テストベンチの記述法

SystemVerilogの入門書を読み終えた後に、学習した内容を習得したかを確認するための書物として最適です。また、本書は次に進むべき進路を見出す機会にもなります。		 森北出版より 発売
SystemVerilog超入門（はじめて学ぶハードウェア記述言語）

本書は、ハードウェア記述言語としてのSystemVerilogを基礎から分かり易く、かつ詳細に解説した入門書です。RTL論理合成とのかかわりを念頭におき、設計分野で必要とされるSystemVerilog機能の解説が円滑に進められています。SystemVerilog記述がどのようなハードウェアとして実現されるかを予測する能力が自然に身につく資料です。本書は、これからSystemVerilogを学ぼうとしている方が最初に読むべき入門書です。特に、以下のような読者の方におすすめします。

★　SystemVerilogに関する知識が全くない方
★　VerilogからSystemVerilogへの移行を考えている方
★　SystemVerilogとはどのような言語であるかを短期間に、かつ正確に知りたい方
★　SystemVerilog記述の論理合成技術を把握したい方

本書は、持ち運びが便利なサイズで、読み易い体裁になっているので楽しみながら読める入門書です。
練習問題も公開されています。右の画像をクリックすると、出版社の書籍紹介ページに移ります。
その後、「関連情報」のタブをクリックすると練習問題を取得できます。		 共立出版より発売
SystemVerilogによる論理合成(ハードウェア記述言語による回路設計の基礎)

今日では、ハードウェア記述言語はハードウェア設計・検証に欠かせない手段となっています。本書は、ハードウェア記述言語を用いて回路を表現するために必要な基礎知識と効果的表現技術を解説しています。ハードウェア記述言語としてSystemVerilogを採用しているので、解説は具体的、教育的、実用的であり、かつ実践的です。本書を通して読者はハードウェア記述言語の役割・機能・効果を習得できます。本書で解説する基礎知識には、論理回路をSystemVerilogで表現する知識およびSystemVerilogで表現された記述を論理回路に合成する知識が含まれます。また、基礎技術には、記述表現の最適化手法が含まれます。これらの基礎知識と技術を養う事によりハードウェア記述言語による回路設計を効果的に行えるようになります。

★　RTL記述から論理合成する方法
★　RTL記述をブール式で表現する方法
★　ブール式の最適化法
★　RTL記述から合成される回路を予測する技術・知識を習得できる資料
★　SystemVerilogによる先進的な回路設計技術を習得できる資料
★　従来の思考法では思いにもよらなかったハードウェア実装技術を随所に解説

本文内容：A4版 約180ページ		 1~2日以内に発送
SystemVerilogによる効果的実装技術

本書は、SystemVerilogに関する基礎知識を持っている人を対象にして、SystemVerilogの機能を効果的に使用するための技術を解説した技術資料です。SystemVerilogは豊富な機能を備えていますが、それぞれの機能を有効に結合して初めて効果的な使用法が確立します。古くから既に確立されている標準的な記述法でも唯一の方法とは言えません。時として、それらの手法を吟味し直すと全く異なる表現法につながる場合があります。本書は、そのような習慣を自然と身に付けるようになる技術資料です。

★　既成概念にとらわれずに創造性を醸し出す技術育成資料です。
★　従来の思考法では思いにもよらなかった実装技術が随所に解説されています。
★　機能を汎用的に実装する技術を習得する最適な資料です。
★　ハードウェア記述言語の活用法のひらめきを養う技術資料です。

本文内容：A4判 180ページ		 1~2日以内に発送
SystemVerilog シミュレーションの論理

SystemVerilogはハードウェアを記述するための並列処理言語ですが、並列処理の根幹であるシミュレーションの論理を正しく理解する事が必要です。本書は、SystemVerilogシミュレーションがどのように進行していくかを詳しく解説した技術資料です。プロセスの実行順序、スケジューリング、信号値が安定するタイミング等の基礎知識を完全に理解したい技術者にすすめます。本書を理解するためには、SystemVerilogの基礎知識が必要です。ただし、高度な知識を持つ必要はありません。例えば、ランダムスティミュラスの生成、ファンクショナルカバレッジやアサーション等の知識を持たなくても本書を理解する事ができます。SystemVerilogシミュレーションの基礎的な概念に疑問を持つ以下のような方には、是非、おすすめします。

★　Active、Inactive、NBA領域等の概念を完全に理解したい方
★　組み合わせ回路およびシーケンシャル回路の検証法を確実に理解したい方
★　ブロッキングとノンブロッキング代入文の相違を基礎から理解したい方
★　SystemVerilogのプロセスを正しく理解したい方

本文内容：A4判 132ページ		 1~2日以内に発送
SystemVerilog IEEE Std 1800-2023 の概要

SystemVerilogの改訂版が2024年2月28日にIEEE Std 1800-2023として公開されました。新たに追加された機能と改善された仕様説明は実務者が知っておくべき情報です。特に、クラスの拡張を保護する機能とvirtual override時の不注意な間違いを防ぐ機能は、コード開発の品質向上に寄与します。本資料は、前仕様（IEEE Std 1800-2017）との差異の一覧表を提供しているので、追加されている機能を含めて前仕様との差異を一目瞭然で把握できます。

★　無償版と異なり、前仕様（IEEE Std 1800-2017）との相違を詳しく解説しています。
★　改訂版で追加された機能についても詳しい解説があります。
★　PDFで提供致します。

本文内容：A4判 72ページ		 1~2日以内に発送
SystemVerilog 概論

この講義は、ハードウェア設計・検証分野で必要となるSystemVerilogの基礎知識を解説し、更に高度な知識を習得する際に役立つガイドを提供する目的を持ちます。SystemVerilogは複雑で膨大な仕様から構成されているため、中には難解な機能、および間違い易い機能が多く存在します。本講義では、そうした機能を重点的に詳しく解説します。但し、誰にとっても分かり易い機能に関しては、簡単な解説に留めます。

★　第1部　基礎編（125スライド）
★　第2部　設計編（30スライド）
★　第3部　検証編（60スライド）

原則としてPDFで提供致します。		 1~2日以内に発送