最先端の検証技術（VMM、UVM等）を効果的に適用する為には、最適なGUIの使用が不可欠です。
SystemVerilog IDE は時代に即した機能を提供します。

SystemVerilog IDE は、標準機能とオプション機能から構成されています。オプション機能は、検証、検証ビューワー、論理合成、HTML 文書生成等の機能を含みます。

既に検証機能をお持ちのユーザでもSystemVerilog IDEの標準機能をフロントエンド・ツールとして使用すると生産性が向上します。
しかも、標準機能だけであれば、より低価格でSystemVerilog IDEの機能を使用する事が出来ます。

SystemVerilog IDE は、以下の機能を備えています。

• デザイン・マネージャー（プロジェクトのファイルを管理し、コンパイルからシミュレーションまでの一連の処理を行ないます）
• コード開発と支援機能（シンタックス・ハイライト・テキスト・エディタ、ナビゲータ、リント、記述ルール・チェック）
• クイック参照機能（コード・スニペット、ブックマーク）
• SystemVerilog コンパイラー、及び、シミュレータ
• RTL 論理合成（業界標準のテクノロジー・ライブラリーをサポート）
• 検証機能（アサーション、ファンクショナル・カバレッジ、制約付き乱数発生機能、コード・カバレッジ）
• 検証ビューワー（VCD、コード・カバレッジ、ファンクショナル・カバレッジ、アサーション）
• UVM サポート（UVMは複雑なコンストラクトである為、GUIの使用は不可欠です）
• HTML 文書生成
• ワークベンチ（データ構造生成ウィザード、UVM クラス・ウィザード、テストベンチ生成等）
• ソフトウェア更新機能（ユーザは DownloadMgr を使用して適宜ソフトウェアを更新する事が出来ます）

SystemVerilog IDE だけでなく、スタンド・アローン形式SystemVerilog シミュレータ、RTL 論理合成、 HTML 文書生成ツール、SystemVerilog コンパイラー・パッケージ等の機能を個別に選択する事が出来ます。
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