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SystemVerilog IDE

SystemVerilog IDE は設計・検証作業の生産性向上を促進します。入力と同期してSystemVerilog コンパイラーがソースコードをコンパイルし、コード入力が終了するとシンタックスエラーが無いソースコードが準備されます。既に検証機能をお持ちのユーザでもSystemVerilog IDEの標準機能をフロントエンドツールとして使用すると生産性が向上します。SystemVerilog IDE は以下の様な機能を備えています。

★ デザインマネージャー(コンパイルとシミュレーションの処理管理)
★ コード開発(ナビゲータ、各種ウィザード)
★ 開発支援機能(リント、記述ルールチェック)
★ クイック参照機能(コードスニペット、ブックマーク)
★ ファイル自動バックアップ機能
★ SystemVerilog コンパイラー、及び、シミュレータ
★ 制約によるランダムスティミュラス生成
★ ファンクショナルカバレッジ
★ アサーション
★ コードカバレッジ
★ UVMシミュレーション
★ 検証ビューワー(VCD、カバレッジ、アサーション)
★ UVM 支援(UVMに適応したGUI)
★ HTML 文書生成( SystemVerilog 記述 をHTML形式に変換)

SystemVerilog IDEの詳細 は、こちらをご覧下さい。軽量タイプのSystemVerilog IDE は、こちら を参照して下さい。

 

 

SystemVerilogソフトウェアパッケージ

SystemVerilog (IEEE Std 1800-2017) 仕様は非常に複雑な言語体系を持つため、各企業が独自にコンパイラーを開発するのは得策ではありません。更に、SystemVerilogを使用する方法が多様化するに伴い、EDAベンダーからのサポートを期待する事が出来ない機能分野が出現して来ます。SystemVerilogソフトウェアパッケージはこれらの問題・課題・要望へのソリューションを提供致します。

 

 

 

サービス

受託業務

★ EDA全般のソフトウェア設計・開発業務をお受け致しています。
★ SystemVerilog 及び UVMに関する各種のご依頼を承ります。お気軽にお問い合わせ下さい。