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SystemVerilog IDE

SystemVerilog IDE は、以下の機能を備えています。lightweightのSystemVerilog IDE は、こちらを参照して下さい。

プロジェクト・マネージャー(標準機能)
プロジェクトで使用するファイルを管理し、 コンパイルからシミュレーションまでの一連の処理を実行 します。ソース・ファイルが変更されると自動的にコンパイラーがシンタックス・チェックを開始します。また、使用中のファイルを外部で変更した場合には使用者に警告を発します。
IDE 左端の制御ボタンを使用するとエクスプローラ、及び、コンソールを隠す事が出来ます。テキスト・ウィンドウに十分な大きさを確保して作業がし易くなります。
ファイルの自動バックアップ機能も組み込まれています。各ファイルに対して最大100個のバージョンを保持する事が出来ます。バックアップを圧縮アーカイブとして保存するのでディスク・スペースの使用量を最少限に抑えます。

コード開発と支援機能(標準機能)
シンタックス・ハイライト・テキスト・エディタ、ナビゲータ、リント、デザイン・スタイル・チェック(DSC)等の機能から構成されています。
テキスト・エディタは入力ナビゲータ、行の折り畳み、ウィンドウ二分割、ヘッダ・ハイライト、エラー表示等の豊富な機能を備えています。DSCはUVMに関するルール・チェックも施工致します。
更に、テキスト・エディタはFPS(File Positioning System)機能を備え、クリックするだけでファイル内の任意の行に移動する事を可能にします。FPSは最近編集した行、選択した文字列、シンタックス・エラーを持つ行、及び、任意行の表示等のナビゲーションを行ないます。スクロール・バーを上下する必要はありません。クリックするだけで所望の箇所を表示する事が出来ます。大きなファイルで作業をしている場合には、入力作業の負担を軽減します。詳細資料の取得には ダウンロード・ページ へお進みください。

ソフトウェア更新機能(標準機能)
ユーザは DownloadMgr を使用してソフトウェアを更新する事が出来ます。

UVM サポート(標準機能)
UVMは複雑なコンストラクトである為、GUIの使用は不可欠です。特に、IDEが備える行の折り畳み機能は有効に働きます。タスク及びファンクションの細部を隠し、メソッドの仕様だけに着目する事が出来ます。

ワークベンチ(標準機能)
データ構造生成ウィザード、UVM クラス・ウィザード、テストベンチ生成等を含みます。UVM クラス・ウィザードはUVMマクロも生成します。ウィザードの使用例は こちら を参照して下さい。

クイック参照機能(標準機能)
コード・スニペット、ブックマーク等の機能を含みます。コード・スニペット機能は備忘録としての役割を果たします。

HTML 文書生成(標準機能)
HTML文書生成機能はSystemVerilog記述からインターネット・ブラウザーで表示可能なHTMLファイルを生成します。

RTL 論理合成(オプション)
RTL論理合成は設計初期段階で物理設計時の属性を正確に予測する為の機能を提供します。業界標準のテクノロジー・ライブラリーをサポートしています。

検証機能(オプション)
シミュレータはSystemVerilogの検証機能(アサーション、ファンクショナル・カバレッジ、制約付き乱数発生機能)、及び、コード・カバレッジ等の機能を備えています。

検証ビューワー(オプション)
VCD、コード・カバレッジ、ファンクショナル・カバレッジ、アサーション等の検証結果を表示する機能です。検証ビューワーの表示例はこちらを参照して下さい。

 

サービス

受託業務

  • EDA全般のソフトウェア設計・開発業務をお受け致しています。
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