SystemVerilog IDE に論理合成システムが加わりました。

論理合成システムはRTL記述によるデザインの性能をいち早く予測するための機能です。
論理合成システムは、ユーザ指定のライブラリーを使用してRTL記述からネットリストを生成します。
ユーザは、生成されたネットリストを基にして様々な解析ツールによりデザインの性能を測定する事ができます。
論理合成システムには制約が少ないので、RTL設計の初期段階から論理合成を行えます。
したがって、早期に論理合成可能か否かを判定する事ができます。
また、予期しないラッチ生成を早期に発見できる機会にも恵まれます。
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2025年02月27日