このチュートリアルを通して、SystemVerilogによる検証の基礎からUVMを適用するまでに必要な知識を習得する事が出来ます。

名　称　：JEVeC DAY 2018

会　場　：川崎市産業振興会館

日　時　：2018年12月11日(火)　14:30-15:30

タイトル：SystemVerilog from Zero to One（検証の基礎からUVM適用までの実践知識を習得）

 

無料で参加する事が出来ます。詳細は、日本EDAベンチャー連絡会（JEVeC)のホームページを参照下さい。