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SystemVerilog IDE

SystemVerilog IDE は、ナビゲータ、テキスト・エディタ、コンパイラー、リント、デザイン・スタイル・チェッカー、RTL 論理合成、シミュレータ、検証ビューワー(VCD、コード・カバレッジ、ファンクショナル・カバレッジ、アサーション)、HTML 文書生成、ユーティリティ(UVM Class Wizard、テストベンチ生成等)機能を備えています。UVMシミュレーション機能もサポートしています。

コード入力からシミュレーション、検証結果の確認までの一連の過程を同じ環境内で実行する事が出来ます。

 

スライドが順に変化しますので暫くお待ち下さい。

2018年02月28日

RTL 論理合成

RTL 論理合成は設計の初期段階において、物理設計後の実装状況を正確に見積もる為の機能を提供します。

RTL 論理合成機能はユーザ指定のライブラリーを使用してVerilog ネット・リストを生成します。RTL 論理合成は業界標準のテクノロジー・ライブラリーをサポートしています。生成されたネット・リストを使用して他のEDAツールにより各種の解析を正確に行なう事が出来ます。

2016年03月31日

ソフトウェア・パッケージ

SystemVerilog (IEEE Std 1800-2017) 仕様は非常に複雑な言語体系を持ちます。コンパイラー開発は決して容易な作業ではありません。また、各企業が独自にコンパイラーを開発するのは得策ではありません。更に、SystemVerilogを使用する方法が多様化するに伴い、EDAベンダーからのサポートを期待する事が出来ない機能分野が出現して来ます。SystemVerilogソフトウェア・パッケージはこれらの問題・課題・要望へのソリューションを提供致します。


ソフトウェア・パッケージとしてのSystemVerilogコンパイラーはC++クラスとして実装されているので、ユーザのC/C++コードから簡単にコンパイラーを呼び出すことが出来ます。ソフトウェア・パッケージはSystemVerilogに関するあらゆる処理を可能にします。

 

ソフトウェア・パッケージをソース・コード形式、又は、オブジェクト・ライブラリー形式で提供致します。

また、ご指定のプラットフォームに合わせた提供も致します。

 

2018年07月20日

スタンド・アローン形式SystemVerilogシミュレータ

GUIを使用しないスタンド・アローン形式のシミュレーション機能です。コマンド・プロンプトと一緒に使用してシミュレータを実行します。マウスをクリックするよりもタイピングする方を好むユーザにお勧めします。

 

SystemVerilogコンパイラーがC++ソース・コード、及び、makeファイルを生成します。
ユーザはコンパイルからシミュレーションの過程を自由に進める事が出来ます。
ユーザ固有のツールを使用して検証結果の確認を行って下さい。

2018年03月01日

HTML文書生成

HTML 文書生成ツールはSystemVerilog 記述をインターネット・ブラウザーで表示する事が出来るHTML ファイルに変換します。
お好みのブラウザーを使用してデザインのレビューを効率良く進める事が出来ます。

 

SystemVerilog 記述内のコメントが文書に反映されます。ユーザ指定のブロック図も文書に挿入する事が出来ます。
また、SystemVerilog 記述内に各種の文書生成命令を書き込む事により魅力のある文書を生成する事が出来ます。

 

2018年03月01日

SystemVerilogコード・スニペット及びブックマーク機能

SystemVerilogは多くの機能から構成されています。しかも、それらの多くが複雑なシンタックスを持っています。全ての機能のシンタックスを完全に記憶する事は困難である為、それらの機能を使用する際にはマニュアルを参照するか既存のコードを参照するか等の努力をします。その様な場合、創造活動が中断されて思考が途切れてしまう事が多々あります。この様な悪影響を最少限にする為のツールがコード・スニペット機能とブックマーク機能です。

 

コード・スニペット機能

 

ツールはスニペットをカテゴリーに分類して管理します。例えば、カバレッジ、制約、アサーション等のカテゴリーに分類する事が出来ます。カテゴリー内では、スニペットを名称で管理します。定義されたスニペットにはサンプル・コードを割り当てる事が出来ます。スニペット機能は備忘録としての役割も果たします。

 

以下はスニペットの定義例です。それぞれの画像をクリックすると拡大して見易くなります。


 

ブックマーク機能

 

コード・スニペットはユーザ指定の名称に対してコードの断片をマップする機能です。それに対して、ブックマーク機能はユーザ指定の名称に対してソース・ファイル内の行番号を割り当てます。ブックマークをダブル・クリックするとファイルが開き、該当する行がテキスト・エディタ内に選択表示されます。

 

以下はブックマークの例です。それぞれの画像をクリックすると拡大して見易くなります。

2018年06月17日

ナビゲータとウィザード

SystemVerilog IDEには各種のナビゲータ及びウィザードが組み込まれ、コード開発時の生産性向上を促進します。

 

以下はナビゲータ及びウィザードの使用例です。それぞれの画像をクリックすると拡大して見易くなります。

2018年06月19日

SystemVerilog IDEによるシミュレーション

IDEを使用するとコンパイルからシミュレーションの過程は自動的に実行します。コンパイルした結果は実行モジュールとして保存される為、再度実行する事が出来ます。通常は、同じ実行モジュールに対して異なった実行パラメータを指定して各種のテスト・ケースを試します。

 

以下はシミュレーションを行うまでの過程を示す例です。それぞれの画像をクリックすると拡大して見易くなります。

2018年06月23日

フロントエンド・ツールとしての支援機能

他のアプリケーション、及び、他社ベンダーの検証ツールのフロントエンドとしてSystemVerilog IDE を使用する場合、それらのプログラムを起動するスクリプトを簡単な手順で作成する事が出来ます。

 

通常、引き渡す情報は限られています。例えば、必要な情報はインクルード・ディレクトリのリスト、及び、デザインで使用しているファイルのリストです。その他は、情報を処理する為のコマンド・スクリプトです。SystemVerilog IDE の MakeScript ユーティリティはそれらの情報作成を簡単に遂行する為の機能です。作成したスクリプトは何度も使用される為、丹念に作成する価値があります。

 

以下は MakeScript 機能の使用例です。それぞれの画像をクリックすると拡大して見易くなります。

2018年06月28日

SystemVerilog Checker (SVChecker)

SVChecker はミニ SystemVerilog IDE です。SVChecker はコード開発用の GUI 環境を持たないユーザの為に開発されました。
設計・検証機能を備えた包括的な SystemVerilog IDE よりも低コストで SystemVerilog 開発環境を使用する事が出来ます。

 

SVCheckerは検証機能を備えていませんが、コード開発時に必要な全ての機能を提供します。
具体的には、以下の機能を備えています。今後も機能追加が進められSVCheckerは進化し続けます。

 

ファイル・マネージャー(プロジェクトで使用するファイルを管理します)

コード開発と支援機能(シンタックス・ハイライト・テキスト・エディタ、ナビゲータ、リント、記述ルール・チェック)

クイック参照機能(コード・スニペット、ブックマーク)

SystemVerilog コンパイラー

UVM サポート(UVMは複雑なコンストラクトである為、GUIの使用は不可欠です)

ワークベンチ(データ構造生成ウィザード、UVM クラス・ウィザード等)

ユーティリティ(ファイル分割、ファイル統合等)

ソフトウェア更新機能(ユーザは DownloadMgr を使用して適宜ソフトウェアを更新する事が出来ます)

 

SVCheckerは TDI(Tabbed Document Interface)でテキスト・ウィンドウを配置します。
タブを移動するだけでテキスト・ウィンドウの配置変更をする事が出来ます。簡単で直感的な操作は生産性を高めます。

 

2018年08月31日