スタンド・アローン形式SystemVerilogシミュレータ

GUIを使用しないスタンド・アローン形式のシミュレーション機能です。コマンド・プロンプトと一緒に使用してシミュレータを実行します。マウスをクリックするよりもタイピングする方を好むユーザにお勧めします。

 

SystemVerilogコンパイラーがC++ソース・コード、及び、makeファイルを生成します。
ユーザはコンパイルからシミュレーションの過程を自由に進める事が出来ます。
ユーザ固有のツールを使用して検証結果の確認を行って下さい。

2018年03月01日