RTL 論理合成

RTL 論理合成は設計の初期段階において、物理設計後の実装状況を正確に見積もる為の機能を提供します。

RTL 論理合成機能はユーザ指定のライブラリーを使用してVerilog ネット・リストを生成します。RTL 論理合成は業界標準のテクノロジー・ライブラリーをサポートしています。生成されたネット・リストを使用して他のEDAツールにより各種の解析を正確に行なう事が出来ます。

2016年03月31日