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SystemVerilog 設計・検証ツール
アートグラフィックスでは SystemVerilog をベースにした設計及び検証ツールを開発しています。ツールはコード開発、シミュレーション、論理合成、検証、検証ビューワー等の機能を備えています。強力なナビゲータはコード開発時の生産性向上と信頼性を高める効果があります。

検証機能はコード・カバレッジ、ファンクショナル・カバレッジ、アサーション、constrained random value generation 、チェッカー等の機能を含みます。
   
設計検証支援環境
プロジェクト管理、テキスト・エディタ、インテリジェント・ナビゲータ、SystemVerilog コンパイラー、リント、デザイン・スタイル・チェック、論理合成可能性チェック、論理合成、C++ 変換、波形表示、カバレッジ表示、アサーション・スレッド表示、HTML 文書生成等の機能を備えています。

Windows コマンド・プロンプト、又は、Cygwin ターミナルを支援環境に登録する事により、 C++ コンパイラーを使用して簡単にシミュレータを実行する事が出来ます。ソース・コードの開発、シンタックス・チェック、シミュレーション、検証結果の確認等の全ての作業を同じ支援環境の中で円滑に進める事が出来ます。
   
  論理合成
SystemVerilog 記述からユーザ指定のテクノロジーを使用してネットリストを生成します。生成されたネットリストからシミュレーションする機能も備えています。RTL 設計初期段階で論理合成可能性を確認する事が出来ます。
   
  検証機能
カバレッジ、アサーション、チェッカー、制約付きランダム・テストデータ生成
シミュレータはSystemVerilog 検証機能をサポートしています。ソース・コード中に検証機能を記述する事により、シミュレーション終了後に検証レポートを参照する事が出来ます。

コンパイル方式シミュレータ
シミュレータは C++ によるコンパイル方式を採用しています。シミュレーションが終了すると、波形(VCD)、コード・カバレッジ、ファンクショナル・カバレッジ、アサーション実行状態等の情報が生成されます。多目的ビューワーはこれらの情報を見易く表示します。
   
HTML 文書生成
SystemVerilog 記述からモジュール仕様を抽出してインターネット・ブラウザーで表示可能なHTML文書を生成します。デザイン・レビュー、デバッグ、及び、プレゼンテーション時に効果的に利用する事が出来ます。
   
ソフトウェア・パッケージ
SystemVerilog (IEEE Std 1800-2012) 言語仕様は複雑です。パーサー開発の負担を軽減する為にSystemVerilog コンパイラーをパッケージ化しました。
   
   
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