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アートグラフィックスは SystemVerilog 設計・検証ツールの開発及び販売をしています。

設計・検証分野における進化

好むと好まざるとに関わらず、日本にも Verilog から SystemVerilog へのシフトが到来しました。設計・検証作業における生産性向上の必要性は必然的に、より汎用的・抽象的な記述を余儀なくさせます。更に、RTLからTLMへの移行により、設計・検証技術者は時代に即した技術、及び、ツールを駆使しなければなりません。

最先端の検証技術(VMM、UVM等)は方法論であり、使用者の働き方・考え方を改革する事を促します。それらの技術は設計・検証分野における作業法・記述法を変えて、より良い成果を効率的に導く為に存在します。

SystemVerilog 設計・検証ツールは設計・検証分野における進化を強力に支援します。
SystemVerilog IDE

最先端の検証技術(VMM、UVM等)を効果的に適用する為には、最適なGUIの使用が不可欠です。

SystemVerilog IDE は、標準機能とオプション機能から構成されています。既に検証機能をお持ちのユーザでもSystemVerilog IDEの標準機能をフロントエンド・ツールとして使用すると生産性が向上します。しかも、標準機能だけであれば、より低価格でSystemVerilog IDEの機能を使用する事が出来ます。

SystemVerilog IDE は低価格なSystemVerilog 設計・検証 ソリューションを提供します。

新着ニュース

2019年04月21日
SystemVerilog IDE の レイアウト制御が強化されました。
2019年04月14日
入門書のフリー・ダウンロードを終了しました。
2019年03月10日
デザイン・スタイル・チェックがUVM検証コードをQualifyする様になりました。
2019年02月17日
HTML文書生成機能が改訂されSystemVerilog IDEの標準機能になりました。
2019年02月03日
SystemVerilogテキスト・エディタの機能が強化されました。
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