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 SystemVerilog 設計・検証ツール

SystemVerilog ツール・セットは設計・検証作業の生産性向上を促進します。各種ナビゲータはコード入力時の省力化を実現します。入力と同期してSystemVerilog コンパイラーがソース・コードを自動的にコンパイルし、コード入力が終了するとシンタックス・エラーが無いソース・コードが準備されます。

ツールに内蔵されたデザイン・マネージャーはデザインをコンパイルする為に必要なファイルを収集し、コンパイルからシミュレーションまでの一連の過程を自動的に実行します。シミュレータは C++ をベースにしたコンパイル方式を採用しています。

シミュレータはSystemVerilog 検証機能(アサーション、ファンクショナル・カバレッジ、制約付き乱数発生機能、コード・カバレッジ)をサポートしています。検証ビューワーは検証結果を見易く表示し、検証作業を効率よく進める支援をします。ツール・セットはSystemVerilog ユーザに低価格なSystemVerilog IDE ソリューションを提供します。
 
 
 
 
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