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アートグラフィックスは SystemVerilog 設計検証ツールの開発および販売をしています。

時代に即した SystemVerilog IDE

日本国内でもVerilog からSystemVerilog へと移行する技術者の動向も顕著になり始めています。設計検証作業における生産性向上の必要性は必然的に、より汎用的、抽象的な記述を可能にする開発環境を必要とします。更に、RTLからTLMへの移行により、設計検証技術者は時代に即した技術、およびツールを駆使しなければなりません。

先進的な機能を搭載したSystemVerilog IDE は設計検証分野における進化を強力に支援します。
SystemVerilog クラスライブラリー (SCL)

検証作業では、プリント機能やトランザクション生成機能を始めとしてドライバー、ジェネレータ、モニター、コレクター等の検証コンポーネント開発において定型的な作業が必ず発生します。

SCL を使用する事により定型的な開発作業から解放されます。特に、SCL のプリント処理機能は強力なので汎用的なレポート機能を簡単に開発できます。例えば、ビット長、表現形式(2進、16進、区切り記号挿入等)、ヘッダ名等を変更しても SCL がプリントカラム位置を自動的に調整します。
おすすめの書籍

技術資料の他にも書籍版により、弊社はSystemVerilogに関連する技術への貢献をしています。
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 SystemVerilog シミュレーションの論理
 SystemVerilog IEEE Std 1800-2023の概要

新着ニュース

2024年04月15日
SystemVerilog IDE は IEEE Std 1800-2023をサポートしています。
2024年03月18日
IEEE Std 1800-2023 が公開されました。
2024年02月25日
技術資料「SystemVerilogシミュレーションの論理」を改訂しました。
2024年02月07日
SCL の TLM ポート機能を拡張しました。
2024年01月28日
SCL のスコアボード機能を拡張しました。
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